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Titolo: | IEEE Std 1364.1-2002 : IEEE Standard for Verilog Register Transfer Level Synthesis / / Institute of Electrical and Electronics Engineers (IEEE) |
Pubblicazione: | New York : , : Institute of Electrical and Electronics Engineers (IEEE), , 2002 |
Descrizione fisica: | 1 online resource (vii, 100 pages) |
Disciplina: | 621.392 |
Soggetto topico: | Verilog (Computer hardware description language) |
Verilog (Computer hardware description language) - Standards | |
Sommario/riassunto: | Standard syntax and semantics for Verilog HDL-based RTL synthesis are described in this standard. |
Altri titoli varianti: | IEEE Std 1364.1-2002 |
Titolo autorizzato: | IEEE Std 1364.1-2002 |
ISBN: | 0-7381-3502-X |
Formato: | Materiale a stampa |
Livello bibliografico | Monografia |
Lingua di pubblicazione: | Inglese |
Record Nr.: | 996280555203316 |
Lo trovi qui: | Univ. di Salerno |
Opac: | Controlla la disponibilità qui |