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Autore: |
Taraate, Vaibbhav
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Titolo: |
ASIC Design and Synthesis : RTL Design Using Verilog / Vaibbhav Taraate
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Pubblicazione: | Singapore, : Springer, 2021 |
Descrizione fisica: | XXI, 330 p. : ill. ; 24 cm |
Titolo autorizzato: | ASIC design and synthesis ![]() |
Formato: | Materiale a stampa ![]() |
Livello bibliografico | Monografia |
Lingua di pubblicazione: | Inglese |
Record Nr.: | VAN0246179 |
Lo trovi qui: | Univ. Vanvitelli |
Localizzazioni e accesso elettronico | https://link.springer.com/book/10.1007/978-981-33-4642-0 |
Opac: | Controlla la disponibilità qui |