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ASIC Design and Synthesis : RTL Design Using Verilog / Vaibbhav Taraate
| ASIC Design and Synthesis : RTL Design Using Verilog / Vaibbhav Taraate |
| Autore | Taraate, Vaibbhav |
| Pubbl/distr/stampa | Singapore, : Springer, 2021 |
| Descrizione fisica | XXI, 330 p. : ill. ; 24 cm |
| Formato | Materiale a stampa  |
| Livello bibliografico | Monografia |
| Lingua di pubblicazione | eng |
| Record Nr. | UNICAMPANIA-VAN0246179 |
Taraate, Vaibbhav
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| Singapore, : Springer, 2021 | ||
| Materiale a stampa | ||
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Digital Design from the VLSI Perspective : Concepts for VLSI Beginners / Vaibbhav Taraate
| Digital Design from the VLSI Perspective : Concepts for VLSI Beginners / Vaibbhav Taraate |
| Autore | Taraate, Vaibbhav |
| Pubbl/distr/stampa | Singapore, : Springer, 2023 |
| Descrizione fisica | XXI, 304 p. ; 24 cm |
| Formato | Materiale a stampa |
| Livello bibliografico | Monografia |
| Lingua di pubblicazione | eng |
| Record Nr. | UNICAMPANIA-VAN0275937 |
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Taraate, Vaibbhav
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| Singapore, : Springer, 2023 | ||
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Digital Logic Design Using Verilog : Coding and RTL Synthesis / Vaibbhav Taraate
| Digital Logic Design Using Verilog : Coding and RTL Synthesis / Vaibbhav Taraate |
| Autore | Taraate, Vaibbhav |
| Pubbl/distr/stampa | New Delhi, : Springer, 2016 |
| Descrizione fisica | xxiii, 416 p. ; 24 cm |
| Formato | Materiale a stampa |
| Livello bibliografico | Monografia |
| Lingua di pubblicazione | eng |
| Record Nr. | UNICAMPANIA-VAN0119673 |
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Taraate, Vaibbhav
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| New Delhi, : Springer, 2016 | ||
| Materiale a stampa | ||
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Digital Logic Design Using Verilog : Coding and RTL Synthesis / Vaibbhav Taraate
| Digital Logic Design Using Verilog : Coding and RTL Synthesis / Vaibbhav Taraate |
| Autore | Taraate, Vaibbhav |
| Edizione | [New Delhi : Springer, 2016] |
| Descrizione fisica | Pubblicazione in formato elettronico |
| Formato | Materiale a stampa |
| Livello bibliografico | Monografia |
| Lingua di pubblicazione | eng |
| Record Nr. | UNICAMPANIA-SUN0119673 |
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Taraate, Vaibbhav
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