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1. |
Record Nr. |
UNICAMPANIAVAN00246179 |
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Autore |
Taraate, Vaibbhav |
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Titolo |
ASIC Design and Synthesis : RTL Design Using Verilog / Vaibbhav Taraate |
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Pubbl/distr/stampa |
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Singapore, : Springer, 2021 |
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Descrizione fisica |
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XXI, 330 p. : ill. ; 24 cm |
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Lingua di pubblicazione |
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Formato |
Materiale a stampa |
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Livello bibliografico |
Monografia |
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